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      上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈
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        UVM驗證培訓
      第一階段

      課程說明:

      SystemVerilog驗證是針對數字電路驗證技術初,是數字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述,更重要的是對SystemVerilog技術的理論和用法的歸納,總結和升華,通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師,構建基于SystemVerilog語言的Testbench,熟練掌握驗證流程和驗證工作規劃,進而為掌握IC高級驗證技術打下堅實的基礎。

      課程大綱:

      1.SystemVerilog 的架構

      2.SystemVerilog 語義語法

      3.SystemVerilog 面向對象

      4.SystemVerilog編程技巧

      5.SystemVerilog 隨機機制

      6.SystemVerilog要點

      第二階段 SystemVerilog UVM 驗證

      UVM驗證方法學是針對數字電路驗證技術高級學員的課程,是數字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述,更重要的是對UVM驗證方法學的理論和用法的歸納,總結和升華,通過UVM驗證方法學課程的學習可以快速成為一名優秀的IC驗證工程師。


      課程大綱:

      1. UVM 驗證平臺的架構

      2. UVM 消息服務機制

      3. UVM 數據建模

      4. UVM component configuration

      5. communication 要點

      6. UVM 技巧

      7. UVM sequence

       

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      .(2014年7月11)................................................
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